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在嵌入式ASIC选择正确的内置自检策略 时间:2020-06-02      来源:原创

测试时间是ASIC成本的重要组成部分。它需要最小化,但必须具有最大的覆盖范围,以确保汽车应用的零缺陷情况。此类测试模式通常伴随内存内置自测(MBIST)模式,该模式通过设计中所有存储库的所有位单元。

根据BIST模块的实现(下面的图1),我们可能具有并行和串行访问功能以对其进行测试。该测试在晶圆级和封装级进行。我们通常有多个可用于SoC的软件包,而这些软件包具有不同数量的可用功率垫。

图1:MBIST控制器具有并行或串行控制多个存储体的功能。

如今,MBIST控制器具有并行或串行控制多个存储体的功能。可以利用这些功能为每个封装和晶圆级分别获得定制的图案套装(下图2)。

图2:显示的是内存阵列和测试包装器配置。

SoC配置用于多种封装配置,这些封装具有供客户使用的不同功能。这意味着每个封装可用的电源垫数量会有所不同。

一个48引脚的封装可能只有两对VDD和VSS,而进入100引脚封装的同一裸片甚至可以提供四或五对电源和接地引脚。因此,在为电源接地焊盘数量最少的情况下,将面对最坏情况的IR跌落情况(为多种封装配置创建的管芯)签字。

这意味着在完成电网设计时要牢记可用的电源数量最少,这进一步限制了在这些受限配置中可以切换的逻辑量。

当今的SoC充满了可用于视频RAM的存储器,例如Cache存储器:L1,L2,L3或系统RAM。易失性存储器的数量也在增加所需的容量。另一方面,频率需求在增加。

因此,由于较高的阵列大小需要更多的访问时间,因此阵列选择复杂度的累积增加。这意味着,如果我们需要以高频工作的大容量存储器,则需要有多个较小的存储块来实现完整的存储器。

之所以需要这样做,是因为较小的内存块的访问时间将不需要多个CPU时钟周期来进行读/写操作,因此将支持更高的频率,而无需诉诸CPU的等待状态。此外,这些多次内存削减将需要内置的自测(BIST)逻辑,该逻辑将作为内存阵列上的DFT。

通常,由于在最坏的情况下(即,在电源接地源的数量最少的情况下)IR降压闭合,可以并行测试的内存阵列块的数量受到极大限制。

这意味着,由于仅进行了一次分析,因此所有包装的测试策略都是悲观的,假设仅针对最低包装的电源才有效,因此进行了分析。因此,需要为每个封装拆分测试策略(下面的图3),并增加在更高封装配置中通过MBIST并行测试的阵列的数量。

图3:阵列选择复杂度的累积增加,因为更大的阵列大小需要更多的访问时间。

实施策略

我们将讨论90nm汽车设计的情况,该设计的面积为63mm2,具有1Mbit的视频RAM。由于最大访问时间的限制,必须在32个单独的块中实现,每个块的尺寸为8Kx32。

因此,可以将BIST引擎配置为并行测试1到32个块,具体取决于当前的要求以及所有并行切换的存储体是否都可以满足IR下降的要求。

该SoC配置为采用三种不同的封装:176引脚LQFP,208引脚LQFP和324引脚BGA封装。因此,将同一SoC配置为通过MBIST并行测试不同数量的存储体,如下表1所示。

表1:同一SoC配置为通过MBIST并行测试不同数量的存储库。

另一个值得注意的一点是,电源焊盘相对于存储体放置的位置也是一个重要因素,这将是确定可以同时切换的最大存储体数量的决定因素。

观察这里的情况,我们发现使用基于包的测试策略可以减少测试时间,并最终减少将产品运送给客户的成本。

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